如何在 verilog 中将音频流输入作为 AES 加密的二进制数？
How can i get Audio Stream input as binary number for AES encryption in verilog?
我正在做一个项目，我在 Verilog 中用固定输入（128 位）编写了 AES-128 加密算法的代码，现在我想将音频流作为二进制数并将其用于输入到AES加密算法。
最好的方法是什么？
如图所示，将音频源连接到ADC，按照下面的描述设置采样频率，
F_sample >= 2 x Fmax_audio（根据奈奎斯特准则）
那将被馈送到 ADC。
为 FPGA 提供 90 度偏移时钟以锁存来自 ADC 的数字数据。
现在你的数据已经在 Board 上了，可以在 AES 算法中使用它。
你可以对speaker进行逆向处理。
- 根据设置和保持时间，也可以使用 180 度相移。
编辑：
90度相移时钟到FPGA板有一个原因，如果我们使用90度相移时钟然后它在正电平的一半采样数据，所以我们可以避免错误采样。看图，90度也稳定，我们也可以用180度。
我正在做一个项目，我在 Verilog 中用固定输入（128 位）编写了 AES-128 加密算法的代码，现在我想将音频流作为二进制数并将其用于输入到AES加密算法。 最好的方法是什么？
如图所示，将音频源连接到ADC，按照下面的描述设置采样频率，
F_sample >= 2 x Fmax_audio（根据奈奎斯特准则）
那将被馈送到 ADC。
为 FPGA 提供 90 度偏移时钟以锁存来自 ADC 的数字数据。
现在你的数据已经在 Board 上了，可以在 AES 算法中使用它。
你可以对speaker进行逆向处理。
- 根据设置和保持时间，也可以使用 180 度相移。
编辑：
90度相移时钟到FPGA板有一个原因，如果我们使用90度相移时钟然后它在正电平的一半采样数据，所以我们可以避免错误采样。看图，90度也稳定，我们也可以用180度。