33 * 33 位使用 16 位 DSP
33 * 33 bit using 16 bit DSPs
我想编写一个 vhdl/verilog 代码来使用 16 位 dsps 将 2 33 向量相乘。
我真的不明白将2 33 向量拆分成更小向量的机制。然后使用乘法和加法得到最终结果。
谁能解释一下如何操作。
谢谢。
您不必那样做。
例如一个 33x33 乘法器，FPGA 映射工具将负责拆分和重组。
如果您坚持自己做，请查找 "Wallace tree multiplier"。这就是乘法器在硬件中构建的原理，以及使用进位先行加法器的改进。
我想编写一个 vhdl/verilog 代码来使用 16 位 dsps 将 2 33 向量相乘。
我真的不明白将2 33 向量拆分成更小向量的机制。然后使用乘法和加法得到最终结果。 谁能解释一下如何操作。
谢谢。
您不必那样做。
例如一个 33x33 乘法器，FPGA 映射工具将负责拆分和重组。
如果您坚持自己做，请查找 "Wallace tree multiplier"。这就是乘法器在硬件中构建的原理，以及使用进位先行加法器的改进。