如何在 uvm 中使用“初始开始”？

Question

我正在尝试在 UVM 代码中实现一些 systemverilog 代码。

但是我在完成如下uvm代码时遇到了一个语法错误。

@test.sv
    initial begin
        #100 $finish;
    end

错误-[se]语法错误

Following verilog sourve has syntax error :

"test.sv", 70 : token is 'inital"

inital begin

不能在 uvm 上使用初始开始语法？

Answer 1

假设您的 test.sv 文件是 class，SystemVerilog 的 classes 中不允许初始块。这不是 UVM 限制，而是 SystemVerilog 限制。

How can I use 'initial begin in the uvm?