VHDL 问题：数组形状不匹配 - 没有匹配的元素

Question

我是 VHDL 的新手，我遇到了一个不知道如何解决的问题。当我进行模拟时出现问题，但代码编译正确。问题来了：

entity fir is
port (  clock : in STD_LOGIC;
        reset : in STD_LOGIC;
        X : in STD_LOGIC_VECTOR (7 downto 0); -- X = X(n)
        Y : out STD_LOGIC_VECTOR (16 downto 0)); -- Y = Y(n)
end fir;

architecture Behavioral of fir is

    signal X_s, XZ1, XZ2, XZ3, XZ4, XZ5, XZ6, XZ7 : signed (7 downto 0); -- XZi = X(n-i)
    signal Y_s  : signed (16 downto 0);
    constant A  : signed(7 downto 0) := "00001011"; -- A=11
    (constant B,C,D,E,F,G,H similary to A)

begin
    process (clock, reset) 
    begin

    X_s <= signed(X);

        if (rising_edge(clock)) then
            if (reset = '1') then
                X_s <= (others => '0');
                Y_s <= (others => '0');
                XZ1, XZ2,XZ3...XZ7 <= (others => '0'); <= (others => '0');

            else
                XZ1 <= X_s;
                XZ2 <= XZ1;
                XZ3 <= XZ2;
                XZ4 <= XZ3;
                XZ5 <= XZ4;
                XZ6 <= XZ5;
                XZ7 <= XZ6;
            end if;
        end if;
    end process;

    Y_s <= (X_s*A) + (XZ1*B) + (XZ2*C) + (XZ3*D) + (XZ4*E) + (XZ5*F) + (XZ6*G) + (XZ7*H);
    Y <= std_logic_vector(Y_s);
end Behavioral;

这一行：

Y_s <= (X_s*A) + (XZ1*B) + (XZ2*C) + (XZ3*D) + (XZ4*E) + (XZ5*F) + (XZ6*G) + (XZ7*H);

returns 此错误：“数组形状不匹配 - 没有匹配的元素”

我一开始以为是因为它的大小，但即使我更换这一行问题仍然存在：

Y_s <= (X_s*A) + (XZ1*B) + (XZ2*C) + (XZ3*D) + (XZ4*E) + (XZ5*F) + (XZ6*G) + (XZ7*H);

来自这个：

Y_s <= (X_s*A);

然而，它适用于这一行：（只是为了看看代码的其余部分是否正确）：

Y_s <= (others => '0');

我能做什么？

非常感谢。

Answer 1

您的简单案例：

Y_s <= (X_s*A);

Y_s - 17 根电线 (16 downto 0)。 X_s - 8 根电线 (7 downto 0)。 A - 8 根电线 (7 downto 0)。 8 + 8 != 17.

复数和：

Y_s <= (X_s*A) + (XZ1*B) + (XZ2*C) + (XZ3*D) + (XZ4*E) + (XZ5*F) + (XZ6*G) + (XZ7*H);

加法和乘法的结果大小：

|  Operation |         Size of result       |
+------------+------------------------------+
| Y <= A + B | Maximum (A'Length, B'Length) |
| V <= A * B | A'Length + B'Length          |

因此您的总和的大小为 16：Maximum(8+8,8+8,8+8,8+8,8+8,8+8,8+8,8+8)。

this 页面上的“有符号”/“无符号”加法无溢出部分解释了如何解决这个问题。

Answer 2

适当调整 Y_s 应该可以解决您的问题。您还应该将分配 X_s <= signed(x) 移到流程语句之外，并在重置条件内删除 X_s<= (others => '0') 分配。

VHDL 问题：数组形状不匹配 - 没有匹配的元素

VHDL problem : array shape mismatch - no matching element

arrays

vhdl

matching

mismatch

shapes