在采样和检查之间添加延迟

Question

我写了一个断言属性。我想在采样和检查操作之间添加延迟。

基本上下面的断言说 assert_sig 在 sig1 或 sig2 1 时应该是稳定的。

property check_assert(assert_sig, assert_sig_dis);
    @(assert_sig)
    disable iff(!lane_assertion_enabled || assert_sig_dis)
    ((sig1!==1'b1) && (sig2!==1'b1));
  endproperty

现在的问题是 assert_sig 在 sig1 断言的同时取消断言。这就是断言失败的原因。我想在检查动作和采样之间添加 1ps 的延迟。可能吗？或者任何其他方法也将不胜感激。提前致谢。

Answer 1

时钟块提供采样偏差

clocking as @(assert_sig)
input #1ps sig1;
endclocking

然后在属性中使用 as.sig1。

在采样和检查之间添加延迟

Add delay between sampling and checking

verilog

delay

system-verilog

assertion

system-verilog-assertions