Verilog For loop with no condition gives error: expecting operand

Question

我正在使用 Verilog（不是 SystemVerilog）并尝试使用中间没有条件的 for 循环。

它说 "expecting operand"。

for(x=5;;x++ ) begin
            led[x] <= 1;

Answer 1

Verilog for 循环需要中间条件。 Verilog 也没有 ++ 运算符。