如何在uvm中有一个固定的模拟时间
How to have a fixed simulation time in uvm
在uvm-framwork中是否可以有一个固定的模拟时间？通常我开始模拟并在 *.tcl 文件中 运行 固定时间（例如 运行 1ms）。
P.S: 我是 uvm 新手
UVM 有一个用于结束测试的异议机制。组件提出反对，然后降低反对结束当前 run_phase。您所要做的就是在测试的 run_phase 或其他组件中。
phase.raise_objection(this);
#1ms;
phase.drop_objection(this);
这假设您的测试平台中没有其他异议。您可能想阅读 http://www.sunburst-design.com/papers/CummingsDVCon2011_UVM_TerminationTechniques.pdf
此外，可以找到有关 UVM 框架的更多信息here。
在uvm-framwork中是否可以有一个固定的模拟时间？通常我开始模拟并在 *.tcl 文件中 运行 固定时间（例如 运行 1ms）。
P.S: 我是 uvm 新手
UVM 有一个用于结束测试的异议机制。组件提出反对，然后降低反对结束当前 run_phase。您所要做的就是在测试的 run_phase 或其他组件中。
phase.raise_objection(this);
#1ms;
phase.drop_objection(this);
这假设您的测试平台中没有其他异议。您可能想阅读 http://www.sunburst-design.com/papers/CummingsDVCon2011_UVM_TerminationTechniques.pdf
此外，可以找到有关 UVM 框架的更多信息here。