vhdl 中是否有检查端口是否已连接或打开的功能？
Is there a function in vhdl to check whether a port is connected or open?
在VHDL 中，允许将组件的输出端口保持打开状态。是否有从组件内部检测到的功能，以便可以生成其他硬件？
我不想等待优化步骤，因为我想修改硬件以防端口打开。
具体来说，我正在生成一个具有差分输出的组件，我想在其中包含一个 OBUFDS 以防 _P 和 _N 都已连接，而我不想包含该组件以防 _N 是打开。
不，没有。通常会为此使用泛型。
在VHDL 中，允许将组件的输出端口保持打开状态。是否有从组件内部检测到的功能，以便可以生成其他硬件？
我不想等待优化步骤，因为我想修改硬件以防端口打开。
具体来说，我正在生成一个具有差分输出的组件，我想在其中包含一个 OBUFDS 以防 _P 和 _N 都已连接，而我不想包含该组件以防 _N 是打开。
不，没有。通常会为此使用泛型。