如何在 verilog 中限制 $random 中的某些数据？
how to restrict certain data in $random in verilog?
我想在 verilog 中随机化一个变量。所以我对 that.But 使用 $random $random 可能会生成 0，我不希望我的变量有 0 avlue。
如何限制值？
您可以在 Verilog 中使用 $dist_uniform ( seed , start , end )，或者在 SystemVerilog 中使用它的替代 $urandom_range(max [,min])。
我想在 verilog 中随机化一个变量。所以我对 that.But 使用 $random $random 可能会生成 0，我不希望我的变量有 0 avlue。 如何限制值？
您可以在 Verilog 中使用 $dist_uniform ( seed , start , end )，或者在 SystemVerilog 中使用它的替代 $urandom_range(max [,min])。