在 Verilog 中的 for 循环中使用递归赋值

Question

我正在尝试在 Verilog 中实现一个名为 Rosenbrock 函数的适应度评估函数 (https://en.wikipedia.org/wiki/Rosenbrock_function)。我面临的问题是，如果我使用以下代码，它会给我一个未定义的状态，因为线路上有 4 个驱动程序 fitness_val.

module test_module1 ( x, fitness);
    input   [4*2 -1:0]  x;  
    output  [1:0]   fitness;

    wire [1:0] x_i;
    wire [1:0] x_im1;
    wire [3:0] fitness_val;
    wire [3:0] a;
    wire [3:0] b;
    wire [1:0] x_array1 [3:0];
    
    genvar k;
        assign fitness = fitness_val;
        genvar j;
    
        generate
        for (j =0 ; j <4 ; j = j+1) begin
                assign x_array1[j] = x[2*j +: 2];
        end
                for (k=1; k<4; k=k+1) begin
                    assign x_i      = x_array1[k];
                    assign x_im1    = x_array1[k-1];
                    assign a = 100*(x_i[1:0] - x_im1[1:0])*(x_i[1:0] - x_im1[1:0]);
                    assign b = (1 - x_im1[1:0])*(1 - x_im1[1:0]);
                    assign fitness_val = fitness_val + a[2:1] + b[2:1];
            end
        endgenerate
endmodule

module tb_tm1();
  wire  [1:0]   fitness;
  wire [4*2-1:0] x_array;
  test_module1 tm1(x_array, fitness);
  assign x_array = 8'b11100100;
endmodule

但是，如果我以这种格式扩展 for 循环，我会得到一个有效的输出。

assign fitness_val = 100*(x_array1[1] - x_array1[0])*(x_array1[1] - x_array1[0]) + (1 - x_array1[0])*(1 - x_array1[0]) 
+ 100*(x_array1[2] - x_array1[1])*(x_array1[2] - x_array1[1]) + (1 - x_array1[1])*(1 - x_array1[1])
+ 100*(x_array1[3] - x_array1[2])*(x_array1[3] - x_array1[2]) + (1 - x_array1[2])*(1 - x_array1[2]);

有没有办法在 Verilog 中递归实现这个？

Answer 1

assign 语句运行同时；不是顺序的。生成循环在详细说明期间是静态展开的。当两个 assign 语句将不同的值驱动到同一个网络时，结果将是 x.

要执行顺序操作，您需要一个 always 块。

最小更改如下（加上 ANSI 样式 header）：

module test_module1 (
    input   [4*2 -1:0]  x,
    output  [1:0]   fitness ); // <-- ANSI style header

    reg  [1:0] x_i; // 'always' block assign 'reg' type
    reg  [1:0] x_im1;
    reg  [3:0] fitness_val;
    reg  [3:0] a;
    reg  [3:0] b;
    wire [1:0] x_array1 [3:0]; // 'assign' drives 'wire' type
    
    interger k; // index for loop in an always block
    genvar j;   // index for a generate loop
    assign fitness = fitness_val;
    
    generate
        for (j =0 ; j <4 ; j = j+1) begin
            assign x_array1[j] = x[2*j +: 2];
        end
    endgenerate
    
    always @* begin // @* is auto-sensitivity, use for combination logic
        fitness_val = 4'b0000; // initial value, otherwise it infers a latch
        for (k=1; k<4; k=k+1) begin
            x_i      = x_array1[k];
            x_im1    = x_array1[k-1];
            a = 100*(x_i[1:0] - x_im1[1:0])*(x_i[1:0] - x_im1[1:0]);
            b = (1 - x_im1[1:0])*(1 - x_im1[1:0]);
            fitness_val = fitness_val + a[2:1] + b[2:1];
        end
    end
endmodule

仅供参考：4 位不足以容纳十进制值 100。是否要让它变大，您是否打算让 100 以二进制表示 4 (4'b0100)？

在 Verilog 中的 for 循环中使用递归赋值

Using a recursive assignment inside for loop in Verilog

verilog

hdl