Verilog 中的模块不响应输入信号

Question

我目前的任务是创建内存驱动程序。具体问题是我有一个移位寄存器，设计用于将四个 8 位字连接成一个 32 位字，然后将其发送到输出。模块自身模拟正常，连接其他模块无响应。这是代码：

移位寄存器代码：

module shiftReg (

data_8,
clk,
valid1,
rstn,
data_32,
valid_fifo,
count,
REGA,
REGB,
REGC,
REGD
);

input wire [7:0] data_8;
input wire valid1;
input wire clk;
input wire rstn;
output reg [31:0] data_32;
output reg valid_fifo;
output reg [3:0] count;

output reg [7:0] REGA;
output reg [7:0] REGB;
output reg [7:0] REGC;
output reg [7:0] REGD;


initial 
begin
    count <= 4'b0001;
    REGA <= 8'b0;
    REGB <= 8'b0;
    REGC <= 8'b0;
    REGD <= 8'b0;
    valid_fifo <= 1'b0;
end

always @(posedge valid1)
begin
    if(~rstn)
        begin
            count = 4'b0001;
            REGA = 0;
            REGB = 0;
            REGC = 0;
            REGD = 0;
        end
else if(valid1 == 1'b1)
            begin
                case (count)
                    4'b0001: REGA = data_8;
                    4'b0010: REGB = data_8;
                    4'b0100: REGC = data_8;
                    4'b1000: REGD = data_8;
                endcase
                    valid_fifo = 1'b0;
            end
                if(count == 4'b1000)
                    begin

                        data_32 = {REGD,REGC,REGB,REGA};
                        valid_fifo = 1'b1;
                        count = 4'b0001;
                    end
            else 
                begin
                        count = count << 1;
                end
    end
endmodule

我正在实例化它的模块被完全调用了。这是代码：

module altogether (
input  wire BUTTON_AT,
input  wire CLK_AT,
input  wire RSTN_AT,
output wire MEM_FULL_AT,
output wire EMPTY_AT,
inout  wire VALID_IN_AT,
inout  wire [7:0] DATA_8_AT,
inout  wire VALID1_AT,
inout  wire [31:0] DATA_32_AT,
inout  wire STOP_AT,
inout  wire VALID_FIFO_AT,
inout  wire [31:0] DATA_AT,
inout  wire WR_AT,
inout  wire [6:0] ADDR_AT,
output wire [7:0] REG_A_AT,
output wire [7:0] REG_B_AT,
output wire [7:0] REG_C_AT,
output wire [7:0] REG_D_AT,
output wire [3:0] COUNT_AT
);

shiftReg shift_register (
.data_8(DATA_8_AT),
.clk(CLK_AT),
.valid1(VALID_1_AT),
.rstn(RSTN_AT),
.data_32(DATA_32_AT),
.valid_fifo(VALID_FIFO_AT),
.REGA(REG_A_AT),
.REGB(REG_B_AT),
.REGC(REG_C_AT),
.REGD(REG_D_AT),
.count(COUNT_AT)
);

出于某种原因，当我将移位寄存器与其他所有内容放在一起时，valid == 1'b1 条件没有执行。我真的运行没有想法，希望有人设法看一下并给我一个见解。

Answer 1

在综合过程中的某个地方，您可能收到警告说您正在使用没有驱动程序的 VALID_1_AT 信号。那是因为在 altogether 模块声明中定义了 VALID1_AT 信号（注意信号名称中缺少 _）。这就是为什么你的移位寄存器中的 valid1 根本没有被驱动。

你应该改变：

.valid1(VALID_1_AT)

进入：

.valid1(VALID1_AT)

让它发挥作用。

Verilog 中的模块不响应输入信号

Modules in Verilog do not respond to input signals

verilog

hdl

shift-register