Testbench 文件中的语法错误

Question

我正在尝试为 Modelsim (verilog) 中的时序电路创建一个测试台文件。但是我收到以下语法错误。

** Error: (vlog-13069) /Assignment_2x2_tb.v(6): near "initial": syntax error, unexpected initial, expecting ';' or ','.

这是我的代码

module seq_circuit1_tb;
reg x,clk;
wire q;
seq_circuit1 seqct(x, clk, Q0, Q1)
//Module to generate clock with period 10 time units
initial begin
  forever begin
  clk=0;
  #10
  clk=1;
  #10
  clk=0;
  end
end
initial begin
  x=0;
  #50
  x=0;
  #50
  x=1;
  #50
  x=1;
  #50
end
endmodule

谁能告诉我为什么会出现此错误。

Answer 1

seq_circuit1 seqct(x, clk, Q0, Q1).

行后需要一个分号 (;)

Answer 2

初始块不能延迟结束。您需要在最后一个 #50 之后有一些声明，如下所示

initial begin
  x=0;
  #50
  x=0;
  #50
  x=1;
  #50
  x=1;
  #50 $finish;
end
endmodule

或

initial begin
  x=0;
  #50
  x=0;
  #50
  x=1;
  #50
  x=1;
  // last #50 removed
end
endmodule

Testbench 文件中的语法错误

Syntax error in Testbench file

verilog