verilog
-
访问内部模块（tb.dut.a.b）顶级tb级别的apb接口
-
如何将字符串变量（不是字符串文字）传递给 SytemVerilog 中的 $dumpfile 系统任务？
-
如何将 vhdl 模块包含到 systemverilog 文件中
-
Systemverilog Vivado 中的增量操作未按预期工作
-
Verilog 模块实例化顺序重要吗？
-
Verilog case 语句始终为真
-
门级 Verilog 和行为 Verilog 可以混合使用吗？
-
Verilog 真正卡在了错误的状态
-
使用 Verilog 的 Quartus II 上寄存器的奇怪行为
-
在测试台注册初始值
-
如何删除自动生成的 YOSYS 评论？
-
vhdl 等效于 verilog 中的初始块
-
循环体中的 posedge 或 negedge
-
首先分配，然后在 if 块中重新分配，以替代 Verilog 中的 if-(else if)-else
-
Verilog 事件控制是否会阻止过程的执行？
-
等待语句和在 SystemVerilog 中使用 while 循环有什么区别？
-
在 Verilog 中我们什么时候需要 wand/wor？
-
"Current Simulation Time" 和 Verilog 中的事件队列到底是什么？
-
Verilog：如何获得在时钟上升沿后具有特定延迟的信号？
-
Verilog 在启动时总是阻塞执行