Verilog $finish 不停止模拟
Verilog $finish does not stop simulation
我在 Verilog + TCL 中偶然发现了一个不太严重的问题。我写了一个执行 run -all 的 TCL 脚本。在我的模块测试台中，最后有一个对 $finish 的调用，但不知何故在模拟时，它不会停止并继续。
$finish 在 initial 块内。除此之外，还有一个 always 块，它对用于生成时钟的任何东西都不敏感。
我不确定为什么它不会停止，但我怀疑 always 块可能与它有关。
有什么想法吗？
解决了。据我所知，这是由于我在 vlog 中包含了一个编译选项，即 -refresh。我删除了它，一切正常。
谢谢。
我在 Verilog + TCL 中偶然发现了一个不太严重的问题。我写了一个执行 run -all 的 TCL 脚本。在我的模块测试台中，最后有一个对 $finish 的调用，但不知何故在模拟时，它不会停止并继续。
$finish 在 initial 块内。除此之外，还有一个 always 块，它对用于生成时钟的任何东西都不敏感。
我不确定为什么它不会停止，但我怀疑 always 块可能与它有关。
有什么想法吗？
解决了。据我所知，这是由于我在 vlog 中包含了一个编译选项，即 -refresh。我删除了它，一切正常。
谢谢。