实例化模块verilog

Question

我已经创建了两个 verilog 模块，现在我想在第三个模块中实例化它们。我希望第三个模块的输入馈入第一个模块，然后第一个模块的输出作为第二个模块的输入，最后第二个模块的输出作为整个模块的输出，如果有人的话可以展示我如何以通用方式执行此操作的示例，我们将不胜感激。谢谢艺术

Answer 1

就这么简单：

module one (input I, output O);
  assign O = I;
endmodule

module two (input I, output O);
  assign O = I;
endmodule

module top (input I, output O);

  wire W;

  one inst1 (.I(I), .O(W));
  two inst2 (.I(W), .O(O));

endmodule

http://www.edaplayground.com/x/2Mca

默认情况下，输入和输出是电线。您可以直接将它们连接到模块输入和输出。您需要一根或多根内部电线用于内部连接。

实例化模块verilog

instancing modules verilog

math

verilog

instance