#10 verilog testbench 的真正含义是什么？

Question

我是 verilog 编程的新手。所以我试图探索简单 MUX 代码的含义。在测试台中，观察到有多个“#10”。这行的目的是什么？

另请说明将输入定义为"reg"，将输出定义为"wires"

的必要性

我已添加快照以供参考。

提前致谢。

Vt

Answer 1

它在执行语句之前添加10 units of time delay。

@always(clock.posedge) begin
    #10
    c = a + b
end

上面的例子在posedge of clock

的10 units of delay之后添加了a和b

Answer 2

#10 determines the time delay before the operation.

"reg"和"wire"是数据类型，不同数据类型的详细区别参考：

Verilog HDL: A Guide to Digital Design and Synthesis By Samir Palnitkar

what is the real meaning of #10 verilog testbench?