Verilog 4'b0000 中的语法错误

Question

我好像运行陷入了一个奇怪的语法错误。就我而言，它不应该是错误的吗？我已经在 EDA Playground 上尝试过多次模拟。他们都是return一个语法错误。

代码如下：

//varaibles to store temp reg ID's
  reg [3:0] reg_d, reg_s, reg_t;

  always @* begin
    reg_d = 4’b0000;
    reg_s = 4’b0000;
    reg_t = 4’b0000;

我做了更多的事情并且关闭它很好。这是错误。

Error-[SE] Syntax error
  Following verilog source has syntax error :
  "wramp.sv", 64: token is '7777777742'
      reg_d = 4777777774277777776007777777631b0000;

好像是 ' 但是是的。我搜索了 google 以寻找正确的语法，但找不到我所拥有的任何错误。有谁知道如何解决这个问题？

Answer 1

代码中使用的撇号不是 "proper" 撇号。如果您查看代码开头的错误消息或注释，字符 ' 是正确的字符，而代码中有一个 ’。这些字符不起作用，因此您必须将它们更改为正确的版本。

Verilog 4'b0000 中的语法错误

Syntax Error in Verilog 4'b0000

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