如何将 Verilog (.v) 项目转换为 EDIF(.edf) 格式？
How to convert Verilog (.v) project to EDIF(.edf) format?
我对verilog的了解很差，但我需要将包含一些.v文件和包含.v文件的文件夹的Verilog项目转换为一个大的EDIF文件进行parcing。
有什么简单的方法可以做到这一点？
我找到了 iverilog 工具，但不确定如何一次转换所有带有子文件夹的项目。
谢谢！
EDIF（电子设计交换格式）是一种供应商中立的格式，用于存储电子网表和原理图。 https://en.wikipedia.org/wiki/EDIF.
Verilog 是一种硬件描述语言，可以在更高的行为抽象级别上描述硬件。
所以，至少在一般情况下，两者是不兼容的。因此，一般来说，您需要将 Verilog 转换为门级才能使其适用于 EDIF。将 Verilog 转换为门级的工具是 逻辑综合器 并且大多数（如果不是全部的话）逻辑综合器能够将您的网表输出为 EDIF 文件。
所以，
如果您的 Verilog 还不是门级的，您将需要一个逻辑综合器。如果您正在进行 FPGA 设计，那将是您的 FPGA 工具：Quartus、Vivado 等。
如果您的 Verilog 已经是门级的，那么可能还有其他更基本的工具可以将一种转换为另一种；我不知道。但是，如果您的 Verilog 已经是门级的，逻辑合成器也可以进行转换。
我对verilog的了解很差，但我需要将包含一些.v文件和包含.v文件的文件夹的Verilog项目转换为一个大的EDIF文件进行parcing。 有什么简单的方法可以做到这一点？ 我找到了 iverilog 工具，但不确定如何一次转换所有带有子文件夹的项目。 谢谢！
EDIF（电子设计交换格式）是一种供应商中立的格式，用于存储电子网表和原理图。 https://en.wikipedia.org/wiki/EDIF.
Verilog 是一种硬件描述语言，可以在更高的行为抽象级别上描述硬件。
所以，至少在一般情况下，两者是不兼容的。因此，一般来说，您需要将 Verilog 转换为门级才能使其适用于 EDIF。将 Verilog 转换为门级的工具是 逻辑综合器 并且大多数（如果不是全部的话）逻辑综合器能够将您的网表输出为 EDIF 文件。
所以，
如果您的 Verilog 还不是门级的，您将需要一个逻辑综合器。如果您正在进行 FPGA 设计，那将是您的 FPGA 工具：Quartus、Vivado 等。
如果您的 Verilog 已经是门级的，那么可能还有其他更基本的工具可以将一种转换为另一种；我不知道。但是，如果您的 Verilog 已经是门级的，逻辑合成器也可以进行转换。