实现流水线 I-cache 访问

Question

我正在尝试将流水线缓存访问作为一种优化技术来实现，以增加我的 I-cache（L-1 缓存）的缓存带宽。我需要在 verilog 中执行此操作。缓存大小为 64 KB，双向关联，块大小为 4 个字。

我仍然不清楚流水线缓存访问是如何工作的。如果可以从理论上给出任何解释或提供任何 link 以更好地理解，将非常有帮助。我已经在网上研究过了，找不到任何好的读物。我想知道流水线缓存访问的 2 个阶段是什么，它如何提高带宽？

Answer 1

您可以查看以下内容link https://courses.cs.washington.edu/courses/csep548/06au/lectures/cacheAdv.pdf

搜索管道缓存，希望您能获得所需的信息。 很少更新 -

使用流水线缓存的基本思想是增加吞吐量。 两阶段管道将用于执行以下任务 - 索引缓存 标签检查和 hit/miss 逻辑 数据传输回 CPU

根据关键路径，您可以决定哪个流水线阶段执行什么操作。