接口单元不支持系统verilog

Question

我在尝试编译一些文件时遇到此错误。

错误-[NYI-NS] 尚未实施尚不支持以下功能：更换接口单元尚不支持逻辑库

我的文件： monitor_interface.sv

interface monitor_if(
input logic a,
input logic b
);
endinterface

bind TB monitor_if
mon_if1(
...
);

文件 2（包含“`include monitor_interface.sv”）

virtual monitor_if if1;
//passes this interface to another module.

我不明白这是怎么回事。任何指针将不胜感激。

[编辑] top.sv

virtual monitor_interface monitor_if;
initial begin
 ... 
end
monitor mon1(monitor_if);

monitor.sv:

module monitor (monitor_if);

Answer 1

"Not Yet Implemented" 消息通常表示该工具识别出您正在尝试执行的操作，但不支持它，这很可能与绑定构造有关。你应该得到一个指向确切位置的行号。

绑定语句是否在另一个模块中？或任何构造之外。

问题也可能是您在某处犯了错误，编译器已尽其所能理解，但它给了您一个不相关的错误。 `include 语句在哪里？

Interface cell not supported system verilog