VHDL 中的真相 Table

Question

我必须对实体的行为进行编程：

library IEEE;
use IEEE.std_logic_1164.all;

entity truth_table is
    port(   A,B,C,D : in    std_logic;
            O       : out   std_logic);
end truth_table;

此实体在文件中使用以下代码声明：

library IEEE;
use IEEE.std_logic_1164.all;

architecture behavior of truth_table is

begin

end behavior;

并具有以下属性：

• 输入：A、B、C、D，类型为标准逻辑

• 输出：O 类型为标准逻辑

第一个（代码）实体应根据以下事实行事table：

鼓励使用 Karnaugh Veith（KV 图）等优化算法进行事先简化。

我做了什么？

我的方向对吗？

Answer 1

最好 post 您的代码 code 而不是图像。即使作为图像，我也可以看到你有：

0 <= A AND B AND C AND D; -- your output is O, not 0

您出于某种原因重复了两次相同的作业。

布尔方程与事实不符table。

VHDL 中的真相 Table

Truth Table in VHDL

vhdl