Verilog 中的哪些结构可以包含函数定义？
Which constructs in Verilog can contain function definition?
我是 verilog 的新手，正在尝试找出 函数可以在 verilog 中的什么地方 defined/declared（我知道函数可以在包中定义，还有什么？）。提前致谢。
可能，声明和使用函数的最简单方法是在 <module_function_pkg>.vh 中声明所有函数并将其包含在设计 verilog 文件中。
按照@dave_59在评论中所说的那样使用。
在Verilog中，可以在
之间声明一个函数
module 和 endmodule（即在模块的当前区域 - 在模块内部，但在 initial 或 always 块之外）generate 和 endgenerate
就是这样。
在System-Verilog中，可以在
之间声明一个函数
module 和 endmodulegenerate 和 endgenerate
和
class 和 endclassinterface 和 endinterfacechecker 和 endcheckerpackage 和 endpackageprogram 和 endprogram
和
- 外
module / interface / checker / package / program
我是 verilog 的新手，正在尝试找出 函数可以在 verilog 中的什么地方 defined/declared（我知道函数可以在包中定义，还有什么？）。提前致谢。
可能，声明和使用函数的最简单方法是在 <module_function_pkg>.vh 中声明所有函数并将其包含在设计 verilog 文件中。
按照@dave_59在评论中所说的那样使用。
在Verilog中，可以在
之间声明一个函数module和endmodule（即在模块的当前区域 - 在模块内部，但在initial或always块之外）generate和endgenerate
就是这样。
在System-Verilog中，可以在
之间声明一个函数module和endmodulegenerate和endgenerate
和
class和endclassinterface和endinterfacechecker和endcheckerpackage和endpackageprogram和endprogram
和
- 外
module/interface/checker/package/program