SystemVerilog 数组索引

Question

我有一个这样的模块：

module ArrayTest(input logic clk, [9:0] sindex, output shortint OBYTE);
shortint ima_step_table[89] = { 
    7, 8, 9, 10, 11, 12, 13, 14, 16, 17, 
    19, 21, 23, 25, 28, 31, 34, 37, 41, 45, 
    50, 55, 60, 66, 73, 80, 88, 97, 107, 118, 
    130, 143, 157, 173, 190, 209, 230, 253, 279, 307,
    337, 371, 408, 449, 494, 544, 598, 658, 724, 796,
    876, 963, 1060, 1166, 1282, 1411, 1552, 1707, 1878, 2066, 
    2272, 2499, 2749, 3024, 3327, 3660, 4026, 4428, 4871, 5358,
    5894, 6484, 7132, 7845, 8630, 9493, 10442, 11487, 12635, 13899, 
    15289, 16818, 18500, 20350, 22385, 24623, 27086, 29794, 32767 
};
initial begin
    OBYTE <= -1;
end

always@ (posedge clk) begin
    OBYTE = ima_step_table[sindex];
end
endmodule

我正在使用 Digilent Basys3 板，clk 是它的时钟。 sindex 是 fpga 的开关，它用 LED 显示输出 OBYTE。问题是它没有显示正确的值。它显示7，第一个值，当sindex在88-95或120-127之间时，意味着当sindex[6]、[4]、[3]为1时。对于任何其他sindex 值显示为 0。我不知道为什么会这样。

感谢您的帮助。

Answer 1

我认为如何将数组建模和初始化为循环 table 取决于综合工具对 SystemVerilog 的支持级别。在 SystemVerilog 中，我会将 ima_step_table 声明为 parameter 或 const 以表明它永远不会被写入。但是许多综合工具仍然只支持 Verilog-1995 语法，它只允许您选择 initial 块来初始化数组。 Verilog-2001 添加了变量声明初始化，但不用于数组。 SystemVerilog 添加了数组文字和将数组声明为 parameter 或 const

的能力

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