System Verilog - 带或的情况

Question

如何使用 or 创建案例？

类似于：

string str;

case (str)
   "abc" || "dfg": begin
       //some code
   end
   "yfg": begin
       //some code
   end
   default: //some code
endcase

Answer 1

您可以创建一个 case 和 OR 使用逗号，如下所示：

string str;

case (str)
   "abc" , "dfg": begin  
       //some code
   end
   "yfg": begin
       //some code
   end
   default: //some code
endcase

您所做的与 || 略有不同。您正在提供 case 语句的替代列表，而不是将多个表达式组合在一起以提供 case 语句的一个替代方案。

System Verilog - case with or