包含的 iverilog 语法？

Question

我正在尝试在我的主文件 (cpu.v) 中包含一个 Verilog 文件 (alu.v)。两个文件都在同一目录中。

'include "alu.v"

 module cpu();
 ...
 ...
 endmodule

当我尝试编译它时，出现以下错误。

cpu.v:1 syntax error
I give up

我不明白 include 语句哪里错了。我确信我的语法是正确的，如图所示 here.

Answer 1

别那么肯定！证明你搞砸了一些东西，它不起作用。

Verilog 中的预处理器指令以 back-tick (`) 而非撇号 ( ').

尝试：

`include "alu.v"

而不是：

'include "alu.v"