从verilog中的不同模块访问参数

Question

我是 verilog 的新手，我有以下问题，

package pkg;
   parameter WIDTH = 6;
endpackage

module mod1 #(parameter PAR = 10)(in1,clk,out1); 
   import pkg::*;
   localparam FOO = 10; 
   input in1,clk;
   output out1;
   assign out1 = in1;
endmodule
module mod2 (in1,clk,out1);
   logic a1[WIDTH:0];
endmodule

我已经在模块 mod1 中导入了包 pkg，我可以在模块 mod2 中使用参数 WIDTH（在 pkg 中定义）吗？代码？

我正在尝试了解 verilog 的范围。有人可以解释一下吗？

Answer 1

没有。导入语句仅在它出现的块中是本地的。基本上是从它在源代码中出现的那一点到 end 字。在这种情况下，endmodule。

从verilog中的不同模块访问参数

Access a Parameter from different module in verilog

verilog

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