生成关联数组 SystemVerilog
Generate associative arrays SystemVerilog
如何使用 generate 语句在 SystemVerilog 中生成多个关联数组？
e.x。
这是一个关联数组声明
logic [8-1:0] memory [*];
如何在不编写手册的情况下生成其中的 10 个？
您没有使用生成语句。你可以有数组的数组
logic [8-1:0] memory [10][int];
P.S。我强烈建议不要使用 [*] 作为索引类型，而是使用 [int] 或其他一些现有数据类型。 [*] 是为了向后兼容旧语言，使用它会阻止您访问 SystemVerilog 的全部功能。
如何使用 generate 语句在 SystemVerilog 中生成多个关联数组？
e.x。
这是一个关联数组声明
logic [8-1:0] memory [*];
如何在不编写手册的情况下生成其中的 10 个？
您没有使用生成语句。你可以有数组的数组
logic [8-1:0] memory [10][int];
P.S。我强烈建议不要使用 [*] 作为索引类型，而是使用 [int] 或其他一些现有数据类型。 [*] 是为了向后兼容旧语言，使用它会阻止您访问 SystemVerilog 的全部功能。