'1在verilog中是什么意思？
What does '1 mean in verilog?
我有一个4位的寄存器。
reg[3:0] a;
我想给它分配一个位，比如
a <= '1;
显然 1'b1 和 1 不一样。
我是 verilog 的新手，不确定它的语法。
谁能赐教一下。
我相信这会将所有位设置为 1。
我有一个4位的寄存器。
reg[3:0] a;
我想给它分配一个位，比如
a <= '1;
显然 1'b1 和 1 不一样。 我是 verilog 的新手，不确定它的语法。 谁能赐教一下。
我相信这会将所有位设置为 1。