SV 测试台的配置 class
Configuration class for SV testbench
我正在尝试为 SV 测试平台编写一个配置 class，并想直接从命令行决定我的事务 class 中的兰德字段的随机化。我想我可以在我的配置 class 中声明一个静态变量 "mode"，它接受 1 或 0，并将其分配给在我的 rand_mode (rand_mode(mode)) 中调用的任务交易 class。这可能吗？如果是这样，我应该在配置 class 中将我的静态变量声明为位（因为它只需要 1 或 0）还是布尔值？
SystemVerilog中没有boolean类型，可以使用bit。而且没有必要让它成为静态的。
此外，考虑使用 UVM 配置数据库，即使您的测试不是用 UVM 编写的。它具有用于配置值的内置命令行设置。
我正在尝试为 SV 测试平台编写一个配置 class，并想直接从命令行决定我的事务 class 中的兰德字段的随机化。我想我可以在我的配置 class 中声明一个静态变量 "mode"，它接受 1 或 0，并将其分配给在我的 rand_mode (rand_mode(mode)) 中调用的任务交易 class。这可能吗？如果是这样，我应该在配置 class 中将我的静态变量声明为位（因为它只需要 1 或 0）还是布尔值？
SystemVerilog中没有boolean类型，可以使用bit。而且没有必要让它成为静态的。
此外，考虑使用 UVM 配置数据库，即使您的测试不是用 UVM 编写的。它具有用于配置值的内置命令行设置。