reg [7:0] a [3:0] 和 reg [7:0] a [0:3] 有什么区别
What is the difference between reg [7:0] a [3:0] and reg [7:0] a [0:3]
到目前为止，我已经研究了verilog HDL reg [7:0] a [0:3] 表示4 a's 和每个 a 都是 8 位宽，如
00110011
01000011
00010011
10000011
我说的对吗？那么reg [7:0] a [3:0]是什么意思呢？
是一样的，数字的顺序可以是升序也可以是降序。
所以：
reg [7:0] a [0:3] = reg [7:0] a [3:0]
如果您所做的只是一次访问数组一个元素，则两者之间没有区别。当您对整个数组进行操作时会有所不同。在 Verilog 中，唯一涉及的操作是 $readmemh/$writememh 或通过 C VPI 接口的访问。
在 SystemVerilog 中，排序可能会影响更多操作，例如将数组转换为 32 位整数。左索引成为高位字节。
到目前为止，我已经研究了verilog HDL reg [7:0] a [0:3] 表示4 a's 和每个 a 都是 8 位宽，如
00110011
01000011
00010011
10000011
我说的对吗？那么reg [7:0] a [3:0]是什么意思呢？
是一样的，数字的顺序可以是升序也可以是降序。 所以：
reg [7:0] a [0:3] = reg [7:0] a [3:0]
如果您所做的只是一次访问数组一个元素，则两者之间没有区别。当您对整个数组进行操作时会有所不同。在 Verilog 中，唯一涉及的操作是 $readmemh/$writememh 或通过 C VPI 接口的访问。
在 SystemVerilog 中，排序可能会影响更多操作，例如将数组转换为 32 位整数。左索引成为高位字节。