为什么没有当前标准的 VHDL 可综合子集？
Why is there no current standard synthesizable subset of VHDL?
我对某些 VHDL 功能的可综合性有点紧张，所以我认为看看标准 (IEEE 1076.6 "IEEE Standard for VHDL Register Transfer Level (RTL) Synthesis") 中的内容可能是个好主意。
令我惊讶的是，我发现没有现行标准：1999 版已被 2004 版取代； 2004 版本的状态为 "withdrawn":
https://standards.ieee.org/standard/1076_6-2004.html
我很难相信不需要标准子集，所以
我希望有人能解释为什么这似乎不是当前标准。
首先 DASC 与 IEC 制定了联合标准。发生这种情况时，数字发生了变化 - 这使得它们很难找到。
一段时间后，DASC（设计自动化标准委员会）取消了 VHDL 和 Verilog 标准，因为没有人站出来维护它们。由于我一般不参加 DASC 会议，所以我错过了这件事。
我致力于 VHDL RTL 标准。当您提出编码风格和属性而 Xilinx 和 Altera 等供应商不实施它们时，它缺乏回报。
可以复活。如果您能让工具供应商（Xilinx、Altera、Synopsys、Mentor 和 Cadence）参与并实施该标准，那么复兴是值得的。
但是，如果没有他们参与并致力于实现新功能，那么由用户主导的委员会所做的努力就不值得花时间。
如果您只考虑状态机和 ROM/RAM 属性，我们确实需要一些行业外的一致性 - 当前状态令人尴尬。
我对某些 VHDL 功能的可综合性有点紧张，所以我认为看看标准 (IEEE 1076.6 "IEEE Standard for VHDL Register Transfer Level (RTL) Synthesis") 中的内容可能是个好主意。
令我惊讶的是，我发现没有现行标准：1999 版已被 2004 版取代； 2004 版本的状态为 "withdrawn":
https://standards.ieee.org/standard/1076_6-2004.html
我很难相信不需要标准子集，所以 我希望有人能解释为什么这似乎不是当前标准。
首先 DASC 与 IEC 制定了联合标准。发生这种情况时，数字发生了变化 - 这使得它们很难找到。
一段时间后，DASC（设计自动化标准委员会）取消了 VHDL 和 Verilog 标准，因为没有人站出来维护它们。由于我一般不参加 DASC 会议，所以我错过了这件事。
我致力于 VHDL RTL 标准。当您提出编码风格和属性而 Xilinx 和 Altera 等供应商不实施它们时，它缺乏回报。
可以复活。如果您能让工具供应商（Xilinx、Altera、Synopsys、Mentor 和 Cadence）参与并实施该标准，那么复兴是值得的。
但是，如果没有他们参与并致力于实现新功能，那么由用户主导的委员会所做的努力就不值得花时间。
如果您只考虑状态机和 ROM/RAM 属性，我们确实需要一些行业外的一致性 - 当前状态令人尴尬。