有没有办法在 Chisel3 中警告错误的时钟域交叉？
Is there a way to warn wrong clock domain crossing in Chisel3?
正如我从 Chisel wiki 中读到的，可以在单个模块中声明多个时钟域。
但是，如果我们需要 read/write 一个信号通过两个不同的时钟域，那么管理亚稳态（使用双 d-latch、异步 fifo...）就很重要。
如果我们不去管理它，那就是设计错误。有没有办法让凿子检查设计中错误的时钟域交叉？
暂时没有。这是一项必需但尚未实现的功能。
正如我从 Chisel wiki 中读到的，可以在单个模块中声明多个时钟域。
但是，如果我们需要 read/write 一个信号通过两个不同的时钟域，那么管理亚稳态（使用双 d-latch、异步 fifo...）就很重要。
如果我们不去管理它，那就是设计错误。有没有办法让凿子检查设计中错误的时钟域交叉？
暂时没有。这是一项必需但尚未实现的功能。