有没有办法在 vhdl 模拟开始时只打印一次断言？

Is there a way to print an assert only once at the beggining of a simulation in vhdl?

我有一个在测试台中实例化的 vhdl 实体。

我希望它在模拟开始时只打印一次报告，以显示使用了哪个泛型。

可合成代码是否可行？

谢谢，

SLP

process
begin
    report "Integer parameter FOO value = " & integer'image(FOO);
    wait;
end process;

注意 wait; 声明！正如 @user1155120 所指出的，没有敏感列表的进程将无限循环，除非使用 wait; 语句停止。