这个循环在 SystemVerilog 语言中如何工作？
How will this loop work in SystemVerilog language?
这个循环在 SystemVerilog 语言中如何工作？
for(bit [2:0] i = 0; i < 4; i++)
假设 i 是 3 位线，每次迭代后 i 的值是多少？
bit [2:0] i;
由于i是3位值，所以可以取0-7之间的值。
所以 i 将得到值 0,1,2,3
这个循环在 SystemVerilog 语言中如何工作？
for(bit [2:0] i = 0; i < 4; i++)
假设 i 是 3 位线，每次迭代后 i 的值是多少？
bit [2:0] i;
由于i是3位值，所以可以取0-7之间的值。
所以 i 将得到值 0,1,2,3