Verilog 在启动时总是阻塞执行

Question

我在 verilog 中有一个 always 块，如下所示。 always 块内部的所有输入信号在启动时间说 50ns 之前都不稳定。在达到启动时间之前，我不想执行 always 块。实现此功能的最佳方法是什么？谢谢

always begin
 //functional code
 #10
end

Answer 1

使用initial块

initial #50ns forever begin /* functional code */ #10; end

或者对于组合逻辑，使用

initial #50ns forever @* begin /* functional code */ end

Verilog always block execution during startup