Verilog 真正卡在了错误的状态
Verilog real stuck at wrong state
谁能解释为什么 real_OUT 在下面的代码中没有从 0 变为 3.3？
标准错误：您的敏感度列表不完整。它没有使用 AVDD, Vhist_hl, Vhist_lh.
不要使用 always @( name, name, ...) 但使用 always @( * ) 或 always_comb
此外，您的代码无法合成，因为您同时使用了上升沿和下降沿。
您 if ... else 语句中的缩进具有误导性。
第 37 行的 else 语句与第 35 行的 if 语句匹配。因此 always 块的执行从第 32 行 if (EN) 跳转到第 39 行 else real_OUT=1'b0;
谁能解释为什么 real_OUT 在下面的代码中没有从 0 变为 3.3？
标准错误：您的敏感度列表不完整。它没有使用 AVDD, Vhist_hl, Vhist_lh.
不要使用 always @( name, name, ...) 但使用 always @( * ) 或 always_comb
此外，您的代码无法合成，因为您同时使用了上升沿和下降沿。
您 if ... else 语句中的缩进具有误导性。
第 37 行的 else 语句与第 35 行的 if 语句匹配。因此 always 块的执行从第 32 行 if (EN) 跳转到第 39 行 else real_OUT=1'b0;