Verilog

Question

我已使用以下方式为号码指定名称：

`define ADD 0
`define SUB 1
`define LSF 2
`define RSF 3
`define AND 4
`define OR 5

我想在 case 块中处理，这样代码将适用于多个选项。在 C 中，这可以使用：

switch (x){

case ADD:
case SUB:
case LSF:
case RSF:
case AND:
case OR:
    printf ("Handling");
    break;
}

有没有办法在 Verilog 中实现？谢谢！

Answer 1

是的，逗号！

case (x)
ADD, SUB, LSF, RSF, AND, OR: begin
    $display("Handling multiple cases");
    // no need for breaks
end
MULT: begin
    $display("handle a single case");
end
default: begin
    $display("do something to do for all other cases");
end
endcase

Verilog - 具有命名值的范围处理

Verilog - range handling with named values