verilog 中的一维数组上的 $size(or $bits) 是根据当前值还是数组可以容纳的最大值计算的？
Does $size(or $bits) on 1-D array in verilog compute on current value or the maximum value the array can hold?
在 Verilog 中，假设我在一维向量上使用 $size 函数。它会给我它持有的价值的大小还是它可以持有的最大值的大小？
例如：
reg[10:0] a;
a=11'd3;
$display("Size of a is ",$size(a));
在这种情况下，它会显示"Size of a is 11"吗，因为这是向量可以容纳的最大值的位长？或者它会说 "Size of a is 2" 因为 a 中值的实际位长度，即 3 是 2 位？
P.S。我是verilog的新手。所以请原谅任何语法错误。谢谢
按照我的理解，$size()给出的是单个维度的位数。因此它应该显示 11。您可以查看此答案 了解更多详情。
在 Verilog 中，假设我在一维向量上使用 $size 函数。它会给我它持有的价值的大小还是它可以持有的最大值的大小？
例如：
reg[10:0] a;
a=11'd3;
$display("Size of a is ",$size(a));
在这种情况下，它会显示"Size of a is 11"吗，因为这是向量可以容纳的最大值的位长？或者它会说 "Size of a is 2" 因为 a 中值的实际位长度，即 3 是 2 位？
P.S。我是verilog的新手。所以请原谅任何语法错误。谢谢
按照我的理解，$size()给出的是单个维度的位数。因此它应该显示 11。您可以查看此答案 了解更多详情。